困住英伟达的封装时刻？台积电详解CoWoS-L，分享芯片畴昔
发布日期：2024-11-03 09:17 点击次数：96
（原标题：困住英伟达的封装时刻？台积电详解CoWoS-L，分享芯片畴昔）
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编者按
以下推行齐是来自台积电相干时刻东谈主员在ISSCC 2023上的论文或者发表的演讲。其中前半部分证实了台积电本年的新时刻CoWoS-L，该时刻是英伟达最新GPU上选定的要津时刻。
早前曾有新闻指出，因为这项时刻的良率低，影响了英伟达的新产物程度。但临了英伟达出来否定了相干传言，并默示背负齐归英伟达，由此不错看出这个时刻的紧要性。
在本文后半部分，咱们分享的《半导体行业的现在与畴昔》来自Kevin Zhang在ISSCC 2023年的演讲。但愿这些良友大要给环球提供参考。
以下为著作正文：
片上基板（CoWoS：Chip-on-wafer-on-substrate）是一种先进的封装时刻，用于制造高性能缱绻（HPC）和东谈主工智能（AI）组件。行为一种高端系统级封装（SiP）贬责有策划，与传统的多芯片模块（MCM）比拟，它能在紧凑的平面图内以并列样貌终了多芯片集成。要在封装中容纳更多的有源电路和晶体管，以提高 SIP系统的性能，扩大interposer 面积是要津成分之一。通过四掩模拼接时刻，基于 Si interposer 的 CoWoS-S 已开发出 2500 往常毫米的interposer 面积。关联词，前所未有的interposer 面积给产量和制造带来了紧要挑战。怎样克服interposer尺寸的截止变得相称紧要。
在前半部分中，咱们先容了 CoWoS 系列中的一种新架构 CoWoS-L，以贬责大型interposer舛误导致的良率升天问题。CoWoS-L 的interposer 层包括多个腹地硅互连 (LSI) 芯片和全局再散布层 (RDL)，形成一个重组interposer 层 (RI)，以取代 CoWoS-S 中的单片硅interposer 层。LSI chiplet 袭取了硅interposer 的通盘诱东谈主特点，保留了亚微米级铜互连、硅通孔 (TSV) 和镶嵌式深沟电容器 (eDTC)，以确保首肯的系统性能，同期幸免了与一个大型硅interposer 相干的问题，如良率升天。此外，在 RI 中还引入了穿绝缘体通孔 (TIV) 行为垂直互连，以提供比 TSV 更低的插入损耗旅途。CoWoS-L 选定 3 倍reticle size（约 2500 往常毫米）的插接器，搭载多个 SoC/芯片模组和 8 个 HBM，已奏凯进行了演示。阐发了电气特点和元件级可靠性。踏实的可靠性扫尾和出色的电气性能标明，CoWoS-L 架构将延续 CoWoS-S 的膨胀势头，以称心畴昔面向高性能缱绻和东谈主工智能深度学习的 2.5D SiP 系统的需求。
一、简介
频年来，东谈主工智能（AI）以前所未有的速率繁茂发展。与深度学习和大数据分析相干的应用越来越多，股东了高性能缱绻系统治宽的增多。在高密度异构集成中，追求高带宽和低信号延伸的互连变得越来越要津。在频年来发展起来的先进封装和 3DIC 时刻中，2.5D CoWoS 平台因其特有的大集成面积、高带宽内存（HBM）兼容性以及丰富的无源器件和互连器件取舍而被 HPC 和东谈主工智能系统平庸选定。
在典型的 CoWoS 工艺中，已知首肯逻辑（KGD） SoC 的顶层芯片和 HBM 通过间距约为 30 至 60 um 的微凸块并列集成在 Si 夹层晶圆上。在选定上述片上晶圆（CoW）工艺之前，在晶圆厂环境顶用多层互连、TSV 和 eDTC 对 Si 中介层进行预成型。然后，凭据interposer 尺寸将 CoW 晶圆切割成单个 CoW 模块，并拼装到封装基板上，形成 SiP。在top die和基板之间引入硅interposer 层可终了更细的互连间距和更短的水平旅途，从而确保更好的信号完整性（SI）和电源完整性（PI）。
在前几代 CoWoS 产物中，开发出了双掩模和四掩模光刻拼接时刻，可将硅互联器的面积扩大到额外于三个完整reticle size（3 倍或约 2500 往常毫米）。请刺目，本文将一个reticle size界说为 ~830 mm2，即 25.52 mm x 32.52 mm，这是光刻扫描仪的最大可拜谒区域。CoWoS-S 是一种基于interposer的 CoWoS 时刻，已赢得 3 个 SoC/chiplet 芯片和 8 个 HBM 的最高认证。天然不停增大interposer尺寸仍是下一代 CoWoS 膨胀到 4 倍（约 3300 往常毫米）的一种取舍，但坐褥率和可靠性方面的挑战也随之而来。光刻工艺的复杂性超出了 4 掩膜拼接的范围，这给插层制造带来了雄壮的微辞量升天。限制不同掩膜场领域的拼接过失亦然一项挑战。
此外，如斯大尺寸的单片硅interposer 层也会带来良率问题，尤其是每个晶圆的总芯片数正急剧着落至3倍以上。因此，将 CoWoS-S 膨胀到四倍reticle size（约 3320 往常毫米）或更大，在坐褥和可靠性方面极具挑战性。
在本文中，CoWoS-L 架构被证明是贬责 CoWoS 封装膨胀所带来的坐褥率问题的可行平台。多个基于硅的 LSI 芯片被重组在一个基于模塑化合物的插接器中，以取代单一的硅插接器。这种创新的 RI 结构为 CoWoS-L 带来了好多上风，如无掩模缝合 d 和良率。凭据图 1 所示的时刻阶梯图，CoWoS-L 的推出将持续保抓 CoWoS 膨胀演进的势头，并为充满活力的高性能缱绻行业带来更多应用。
二、 COWOS-L
CoWoS-L 封装由 3 部分构成，即top die、重组插层（reconstituted interposer ）和基板。图 2 展示了 CoWoS-L 封装的有策划。Top die通过细间距微凸块并列粘合在中介层上。中介层在承载通盘top die以形成片上晶圆（CoW：chip-on-wafer）方面表现着紧要作用，而 LSI 芯片则是芯片与芯片之间对话最多的部分。中介层的凹凸两面齐包含一个RDL层，分袂用于微凸块和C4凸块布线。由模塑化合物（molding compound）包围的 TIV 提供了从基板到顶层芯片的径直垂直旅途，插入损耗低。临了，将 CoW 芯片粘合到基板上，完成 CoWoS。
图 3 披露了 CoWoS-L test vehicle 的封装。封装和interposer的尺寸分袂为 70mm x 76mm 和 43mm x 58mm。在 CoWoS-L 测试车中，遐想了 3 个 SoC/chiplet 芯片和 8 个 HBM 进行结构考据。RI中镶嵌了10多个LSI芯片。
CoWoS-L 是一种 “chip last”拼装，即在top doe堆叠之前进行interposer 制造。图 4(a) 展示了 RI 的工艺经过。最初，在载体晶圆上制造 TIV。在 LSI 芯片和 TIV 之间的罅隙中填充模塑化合物，然后选定 CMP 工艺进行名义平面化。
一个 RDL 层是在interposer 正面制作的，用于将微凸块联接到 TIV 和 LSI 芯片。图 4(b)-(d) 披露了 CoW 的工艺经过。带有为凸块的top die被粘接到interposer上，然后用底部填充物和模塑化合物进行填充和封装。如图 4(d)所示，在interposer后面还制作了另一个 RDL 层，然后形成 C4。图 4(e)-(f)形容了基片上（oS）工艺经过。与传统的凝胶型热界面材料（TIM：thermal interface material）比拟，盖型封装在盖和 CoW 芯片之间插入了新式薄膜型热界面材料（TIM），具有更好的散热扫尾。
图 5 展示了 LSI-1 和 LSI-2 的工艺经过。在制造 LSI-1 时，最初在 300 毫米硅晶片上制造 TSV 和一层单大马士革铜金属 (M1)。然后，用未掺杂硅酸盐玻璃（USG）行为介电层的双大马士革铜形成互联结构。在 LSI-1 金属有策划中，双大马士革铜工艺提供的最小金属宽度/空间为 0.8/0.8微米，厚度为 2微米。
LSI-2 具有沟通的 TSV 结构和 M1 金属有策划。制造出 M1 层后，通过半添加工艺 (SAP)，以聚酰亚胺 (PI) 为介质层的铜 RDL 形成互联结构。SAP 铜 RDL 的最小宽度/空间为 2/2um，厚度为 2.3um。
临了，在 LSI 的顶部金属上制作铜 Via，行为与 RI 的正面 RDL 的联接。
第一代深沟电容器（eDTC：deep trench capacitor）初次引入 CoWoS 平台，以提高电气性能。在早期开发中，选定第一代 eDTC 的 CoWoS 可将系统功率传输收罗（PDN）阻抗裁汰 93%，第一电压骤降比不选定 eDTC 时裁汰 72%。此外，在 3.2 GHz 频率下，HBM 中 VDDQ 的同期开关噪声（SSN）比莫得 eDTC 时裁汰了 38%。由于 SSN 裁汰了，信号完整性也得到了改善。带有 eDTC 的 CoWoS 平台有意于电源完整性和信号完整性。新一代 eDTC 的电容密度可达 1100 nF/mm2。
CoWoS-L 可提供比 CoWoS-S 更高的电容。CoWoS-L 选定多个 LSI 芯片，通过联接通盘 LSI 芯片的电容，不错显赫提高 RI 上 eDTC 的总电容。图 6 披露了 CoWoS-S 和 CoWoS-L 最大 eDTC 电容的比较。
三、电气性能和可靠性测试
图 7 披露了新一代 eDTC 的电容密度。电压应力后的电容密度约为 1100 nF/mm2，是第一代 eDTC 的 3 倍，是 MiM 电容器的 50 多倍。集成在 LSI 芯片中的 eDTC 的出色电气特点为 CoWoS-L 带来了出色的 SI 和 PI 性能。
CoWoS-L 提供两种 LSI 芯片：LSI-1 和 LSI-2，主要区别在于互连金属有策划。为了研究两种金属有策划的基本电气特点，咱们遐想了开尔文结构。图 8 披露了两种金属有策划最小宽度时的电阻。
LSI 芯片在 HBM 和 SoC 之间进行芯片间通讯。LSI 互连的信号完整性关于驻扎高速传输过程中的数据失真至关紧要。图 10 披露了 LSI-1 和 LSI-2 金属有策划的插入损耗。评估金属有策划特点时使用了单端 GSG 图案。如图 9 所示，在高频率下，LSI-1 金属有策划的 S21 低于 LSI-2 金属有策划。
为了考据 CoWoS-L 的可靠性，咱们遐想了四种不同的菊花链类型：微凸块、TSV、TIV 和 C4 菊花链，以研究结构的完整性，如图 10 所示。μ 凸块菊花链最多可联接 100 个 μ 凸块。TSV 菊花链联接了数百个 TSV，用于分析 LSI 互连。联接 50 多个 TIV 的 TIV 菊链遐想用于考据从 C4 到插片正面 RDL 的垂直互连。C4 菊链位于芯片拐角处，用于评估 C4 联接质地，该处在可靠性过程中披线路较高的应力。
CoWoS-L 封装的电气测量扫尾如图 11 所示。每个封装的偏差齐很小，这标明其具有出色的电气性能和齐备的集成有策划。
CoWoS-L 的元件级可靠性测试慑服 JEDEC 表率。最初进行了湿度敏锐级 (MSL4) 测试，然后在 -40 oC 至 125 oC 温度条目下进行了 1500 次热轮回测试 (TCG)，在 110 oC 温度条目下进行了 264 小时 85% 相对湿度的无偏高度加快应力测试 (u-HAST)，在 150 oC 温度条目下进行了 1500 小时高和缓储测试 (HTS)。
如图 12 所示，可靠性测试后电阻莫得昭彰变化。尽管中介层尺寸较大（约 2500 往常毫米），CoWoS-L 结构仍通过了 JEDEC 的通盘断然姿色。由 LSI 芯片和模塑构成的创新插层结构消弱了行为应力缓冲器的基板和硅顶层芯片之间的 CTE 不匹配所产生的应力。
四、论断
本文奏凯开发并演示了重组插层面积达 2500 mm2的CoWoS-L。CoWoS-L 行为 CoWoS 系列中的一员，为称心高端产物的抓续膨胀要求提供了一种新颖的结构。集成 LSI-1 和 LSI-2 的特有结构为在一个封装中终了超卓的 SoC 到 SoC 以及 SoC 到 HBM 互联提供了遐想生动性。TIV 还为超高速数据传输带来了信号和电源完整性方面的上风，而无需顾虑通过 TSV 变成的插入损耗。探求到 eDTC 的 “小芯片 ”上风，在沟通舛误密度的晶圆制造工艺条目下，eDTC 的哄骗变得愈加高效。可靠性测试扫尾标明，CoWoS-L 具有矜重性和可制造性。总之，CoWoS-L具有强壮的异构集成才略，可称心 HPC 和 AI 规模日益增长的需求。
半导体行业的现在与畴昔
半导体是现在数字经济的基础，为塑造东谈主类历史轨迹的创新提供能源。以下推行要点先容了半导体行业的最新进展，以支抓永久窜改咱们生计的平庸应用。它深远了解了抓续先进时刻膨胀的旅途、遐想时刻协同优化 (DTCO) 的紧要作用，以及系统级集成怎样将系统性能提高到新的高度。半导体的向上将股东东谈主工智能 (AI)、高性能缱绻 (HPC)、无线联接和自动驾驶规模的好多新创新。
以下推行还提供了从低功耗和边际 AI 开辟到基于云缱绻的时刻趋势。通过哄骗半导体的新功能，这些创新将大大提高坐褥力、效用、安全性以及可抓续性。半导体行业如实正在资历“黄金期间”，股东经济显赫增长，开释创新活力，为社会创造更好意思好的畴昔。
一、市集预期
在多年的 5G、AI 和 HPC 大趋势的撑抓下，半导体需求的耐久增长轨迹依然强壮，不受周期性和宏不雅经济挑战的影响。据预测，以下四个细分市集占这一近万亿好意思元业务的 95%：HPC 占需求的 40%，其次是智高手机占 30%，汽车占 15%，物联网 (IoT) 占 10%。
关于 HPC 应用，AI 已连忙成为畴昔的要津增长能源。生成式 AI 的前沿大型谈话模子 (LLM) 的复杂性正在连忙增多，其缱绻需求也呈指数级增长：不到 2 年内增长了 10,000 倍。覆按和运行这些模子的能源需乞降碳萍踪变得相称显赫。昭彰，AI 在缱绻硬件能源效用方面的向上关于终了畴昔增长至关紧要。
无线通讯在多个参数上持续发展。更快的速率和更大的带宽支抓对视频流、在线游戏和造谣现实 (VR) 等数据密集型应用日益增长的需求。先进的左券和表率提高了无线收罗的可靠性和掩盖范围。更低的延伸终清楚及时通讯，举例自动驾驶汽车和资料医疗。以上通盘成分齐将股东高性能射频 (RF) 功能和低功耗缱绻需求。
四大趋势（互联、自动驾驶、分享与就业、电气化）正在股东汽车行业半导体的增长。数字化转型正在使汽车更智能、更安全、更环保。下一代中央缱绻和区域电气/电子架构也将在需要高性能缱绻 SoC、传感器、收罗和 RF 联接的软件界说汽车中表现紧要作用。
关于物联网，需要为各样类型的联接开辟提供愈加各样化的无线联接时刻，涵盖短距离和长距离无线电，而低露出和开关功率对底层半导体时刻提倡了更严格的要求。
二、先进时刻微缩
半导体工艺时刻在昔日几十年中资历了紧要变革，这一趋势将抓续到畴昔，如下图所示。光刻时刻从单图案浸没式发展到双图案化，再到具有自瞄准特征的双图案化，以便打印越来越小的临界尺寸 (CD)。现在光刻时刻如故插足 EUV 期间，间距不停缩小。到了 16nm 节点，器件架构从平面迁徙到的 FinFET，大大改善了晶体管的静电性能。
今天，该行业通过过渡到纳米片器件持续缩小晶体管尺寸。光刻时刻和器件架构、新材料、集成有策划和新功能的向上将持续股东每一代时刻畴昔产物在功率、性能和面积 (PPA) 方面的缩小。
瞻望畴昔，垂直堆叠 nFET 和 pFET 以创建所谓的 CFET 不错带来显明的密度缩放上风。除了 CFET 以外，低维沟谈材料不错进一步增强尺寸和能效缩放（上图）。
除了工艺创新以外，DTCO 已成为通过定制时刻界说来贬责特定产物遐想优化问题来索求最大值的要津。如下图所示，使用鳍片减少来裁汰表率逻辑单位高度是提高产物 PPA 的有用设施 。
在鳍片减少达到每个表率单位 2 个鳍片后，又迈出了一步，通过交汇 2 个鳍片和 1 个鳍片表率单位来创建搀杂架构，以股东 PPA 优化。这些时刻有助于缩放表率单位的垂直尺寸。为了缩小水平尺寸，除了减少斗争多晶硅间距 (CPP：contact poly pitch) 外，表率单位之间的空缺区域也一直是眷注的要点，从双扩散断层（double diffusion break）滚动为连气儿扩散（continuous diffusion），再滚动为单扩散断层（single diffusion break。有源区上的栅极斗争是另一种有用减少复杂表率单位水平尺寸的设施，因为它允许更生动的栅极拾取位置和信号联接。
片上静态随即存取存储器 (SRAM) 缓存一直是支抓移动、CPU、GPU、AI 和 HPC 中不停增长的缱绻性能的要津。昔日二十年来，CMOS 的膨胀已将 SRAM 位单位面积缩小了近 100 倍，从 130nm 节点缩小到 3nm 节点，如上图所示。
DTCO 在提高 3nm SRAM 性能方面表现了要津作用。举例，负位线 (NBL：negative bit-line) 写入援救时刻应用于将 HD SRAM 的 SRAM Vmin 裁汰 300mV 以上（如上图所示）。为了称心畴昔缱绻责任负载中日益增长的内存性能需求，SRAM 遐想和缓存内存架构的系统时刻协同优化 (STCO) 已变得至关紧要。3D 芯片堆叠时刻将缓存附加在高性能处理器之上，可显赫提高带宽和功耗，并已应用于 HPC 产物。
跟着上述时刻的不停向上，昔日十年来，PPA 的改善取得了长足向上。以功耗效用为策划，以 28nm 平面时刻为参考，从 16nm 到最新的 3nm 一代 FinFET 时刻已终清楚 10 倍以上的矫正，如上图左图所示。淌若包括密度上风，那么从 28nm 到 3nm 的时刻向上在短短十年内就带来了 Perf/Watt/mm2 80 倍以上的矫正，如上图有图所示。这使得产物创新在 AI/HPC、移动、物联网和汽车应用规模繁茂发展。
三、用在HPC和AI上的时刻
除了上一节接头的工艺创新以外，还有特定规模的工艺优化不错进一步改善 HPC 缱绻平台。举例，关于 CPU，超速（overdrive）或增多 VDD一直是提高性能的有用时刻。关联词，为了终了个位数百分比的频率矫正，功耗会显赫增多。通过优化晶体管遐想，使其电压高于基准时刻的标称条目，HPC 优化的 N4X 工艺在超速时发扬出显赫的速率提高，而露出增多相称有限。
除了芯片级的先进工艺时刻开发以外，先进的封装和集成关于终了系统级性能也变得越来越紧要。上图证实了 HPC 系统优化的最紧要元素的总体视图。这些包括用于集成更多缱绻资源的先进封装时刻、用于贬责内存带宽问题的内存和逻辑集成、超越片上电容器的功率传输优化，以及使用硅光子学和共封装光学器件 (CPO) 贬责 I/O 瓶颈。
多年来，如故开发了各样先进的封装和芯片级集成贬责有策划，包括 CoWoS、InFO和 SoIC 。这些集成有策划不错在封装系统中集成卓越 5000 亿个晶体管。3D SoIC 和 CoWoS时刻使 访佛AMD 先进 AI 加快器产物 MI300X 成为可能，该产物领有 1530 亿个晶体管（如下图）。
为了终了畴昔的系统膨胀和性能，提高 3D 芯片间互连密度至关紧要 ]。在昔日的几十年中，封装内芯片间的互连密度发展连忙。包括 SoIC、InFO 和 CoWoS在内的先进硅堆叠和封装时刻持续积极缩小芯片间互连间距，有可能将 3D 互连密度再提高六个数目级。这些先进的集奏凯能可提高数据传输速率、减少延伸、优化功耗并提高缱绻系统的举座性能（图下所示）。
高效的电力运输是终了高性能应用的另一个要津成分。电力运输时刻如故得到开发，以终了芯片和封装内的有用分拨。SHDMiM（super high-density metal-insulator-metal：超高密度金属-绝缘体-金属）电容器不错集成在芯片上或镶嵌 CoWoS 中介层内，以改善封装内的电力运输。其他时刻，举例更大（2,500mm2 中介层尺寸）CoWoS 模块中的镶嵌式深沟槽电容器 (eDTC：embedded deep trench capacitor) 、有源逻辑层上的电容器以及集成稳压器，可改善电力运输并裁汰噪声，从而提高下一代系统或模块的性能。
临了，好多 HPC 责任负载不错受到 I/O 截止。对 HPC 和数据密集型应用的需求抓续增长。高速 SerDes 遐想关于高效传输多数数据至关紧要。数据中心应用的高速信号传输将需要高于 224Gbits/s 的数据速率。关联词，以这种速率终了高速链路濒临两个主要挑战：功率效用和信号完整性，尤其是在处理高达 35-40dB 的插入损耗时。为了保抓功率效用高于 5pJ/bit，平衡需要复杂的电路。CPO 有望提供卓越 224Gb/s 的更高带宽密度和能效。借助 CPO，光子学不错集成到缱绻 SoC 隔邻，提供与电气 I/O 额外的能效，但掩盖范围更长。CPO 有望带来卓越 170 倍的速率，但仅消费 20% 的铜线互连功率（如下图所示）。
此外，光通谈比电通谈更具可膨胀性，因为数据不错在多波长或多模光纤中传输，然后复用到信号光纤中。
四、用在移动上的时刻
自 20 世纪 80 年代无线翻新以来，插足第五个十年，无线联接已成为移动开辟和大多数物联网开辟的表率功能。凭据念念科的分析 ，2022 年 71% 的边际 IP 流量来自无线联接，这一比例将持续增长。由于电板容量有限，能源效用仍然是移动应用要领时刻优化的首要要求，以延长电板寿命，这是用户体验的要津成分。
集成应用处理器 (AP) 和蜂窝调制解调器的移动 SoC 不停发展。天然终了更快的联接速率、更低的延伸和更好的能源效用仍然至关紧要，但边际 AI 时刻在 AI 援救 5G 和潜在的 AI 原生 6G 中的兴起，引发了专用 AI 加快器或神经处理单位 (NPU) 在移动 SoC 中的集成，以通过面部识别、像片增强、谈话处理和及时场景分析等功能将用户体验提高到一个新的水平。通盘新的和不停增长的缱绻需求持续股东产物时刻向更先进的工艺节点迁徙。
频年来，移动 RF TRX 芯片架构正在资历一场变革。为了合乎全球日益增多的 5G-NR 频段、更宽的带宽和相应的复杂载波团聚组合，最新的 TRX 芯片集成了 3 个辐射器和 20 个接纳器。由于 RF TRX 和移动 SoC 之间的接口端口增多，移动 RF TRX 中的缓冲器/驱动器功耗显赫增多，股东了移动架构的创新。如下图所示，位于 4G 移动 SoC 中的数据诊治器被移至 5G-NR RF TRX，并添加了支抓快速数据速率的 Serdes PHY，以整合和简化数字联接接口。这种架构变化导致移动 RF TRX 的数字推行显赫增长，从而股东移动 RF TRX 从 28nm 时刻迁徙到 12nm FinFET，以便为功耗敏锐的 5G 开辟带来数字 PPA 缩放效益。
迈向下一代，6G 有望在更平庸的使用条目下以更好的能效、更快、更踏实的数据速率进一步膨胀应用。关于 6G TRX 来说，TRX 芯单方面积和功耗的增长趋势将持续，更多的 TRX 通谈不错掩盖越来越多的频段，尤其是在 FR3（7-24GHz）中，而况有更多的数字推行不错践诺即时联接限制（举例，复杂的载波团聚以提高数据速率，紧密的占空比以裁汰功耗）。6G TRX 进一步向先进的 RF 时刻（举例 6nm RF 时刻）迁徙，具有超卓的 RF 和模拟开辟性能以及出色的数字 PPA 膨胀，将成为市集迷惑者在行将到来的转型中收拢商机的紧要一步。
五、汽车和 MCU
汽车正在资历一些根人性的滚动，这些滚动是由好多底层半导体时刻股东的，包括强壮的处理器、更先进的微限制器 (MCU) 和一类新的功率器件。
跟着系统要求勤俭单的 MCU 发展到汽车里面复杂的 SoC，汽车处理器已成为一种特有的 IC 类别。此类 SoC 用于信息文娱、高等驾驶援救系统 (ADAS) 和 Al 责任负载密集型自动驾驶 (AD) 系统。这些 SoC 需要更强壮的 CPU、GPU 和 NPU，同期称心严格的功耗要求以截止冷却并延长电动汽车的行驶里程。
同期，任务设立文献要求这些 SoC 在更高的温度下运行更长的时辰，而况质地水平达到“零舛误”。因此，汽车级可靠性的高效缱绻是汽车处理器的首要特征。因此，它们需要有意定制的工艺时刻来称心汽车应用的性能、功率和可靠性要求。汽车级先进逻辑时刻已在 16nm、7nm 和 5nm 上得到开发，称心汽车 1 级可靠性和汽车每百万分之低舛误率 (DPPM) 的要求。跟着越来越多的产物需要更高的性能和更节能的缱绻，3nm 先进节点的选定正在加快。新的 eNVM 将有助于加快时刻膨胀，以称心畴昔汽车的新架构要求。
六、传感器和披露器时刻
图像传感器和披露器从根底上窜改了东谈主们交流和分享信息的样貌。数码相机与智高手机的集成透顶窜改了咱们记载生计的样貌。东谈主们现在不错捕捉生计中的罕见时刻独立即与亲东谈主分享。每年齐荒芜十亿个图像传感器被制造出来，这些传感器拍摄了数万亿张像片。2022 年全拍子摄的像片约为 1.5 万亿张（下图）。
使这成为可能的是传感时刻的向上，从单个背照式传感器到多晶圆堆叠背照式传感器（如下图）。
通过将光电二极管 (PD) 和像素晶体管分离在不同的硅层或晶圆上，遐想东谈主员有更多的空间来优化像生性能，同期像素尺寸进一步缩小。2 层像素结构通过在有限的像素尺寸内拜谒更多的硅面积来增多满阱容量 (FWC) 并裁汰读出噪声 (RN)（如下图）。
此外，3 晶圆堆叠后面照明结构显赫改善了电压域全局快门 (VDGS) 传感器的占用空间，更好地集成了像素、存储、读出和处理电路（如下图）。这种小尺寸 CMOS 图像传感器 (CIS) 关于增强现实 (AR)/VR 应用至关紧要 。
AR/VR 旨在提供推己及人的体验。它们需要近眼披露时刻，分辨率远高于每英寸几千像素。μDisplay on-Silicon 时刻可提供高达 10 倍的像素密度，以终了近眼披露所需的高分辨率。披露时刻和硅正在和会以合乎畴昔的应用。为了终了超低功耗需乞降更小的像素尺寸，驱动器或高压 (HV) 时刻现在正在缩小到更先进的节点，以称心这类新应用的需求。
七、转头
咱们正处于半导体创新的下一个黄金期间的启动。从经济学角度来看，半导体时刻对各个行业齐有乘数效应，扩大了价值链，股东了宇宙经济的抓续增长。臆意想 2030 年，代工总收入将达到 2500 亿好意思元掌握，股东接近 1 万亿好意思元的半导体市集，并支抓 3 万亿好意思元的电子市集和 12 万亿好意思元的信息时刻产业 。半导体行业将通过创新的 IC 遐想股东数字化转型，这些遐想开释出惊东谈主的功能，并以更快、更节能、更经济的样貌增强强壮的缱绻才略。半导体的创新和不停向上关于贬责咱们的挑战、丰富咱们的生计和创造畴昔更好意思好的宇宙至关紧要。
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